英偉達(dá)用AI設(shè)計GPU：最新H100已經(jīng)用上，比傳統(tǒng)EDA減少25%芯片面積
H100有近13000條電路由AI設(shè)計
白交 發(fā)自 凹非寺
量子位 | 公眾號 QbitAI
英偉達(dá)終于揭曉：
H100竟有近13000條電路，是AI設(shè)計的？！
在最新論文中，他們介紹了如何用深度強(qiáng)化學(xué)習(xí)agent設(shè)計電路的方法。
據(jù)研究人員稱，這種方法還屬業(yè)內(nèi)首次。
值得一提的是，這篇文章包含參考文獻(xiàn)在內(nèi)，僅有短短6頁。
不少網(wǎng)友表示，太酷了！
靠玩游戲來學(xué)習(xí)構(gòu)建電路架
隨著摩爾定律變慢，開發(fā)其他技術(shù)來提高芯片性能變得愈發(fā)重要。
設(shè)計更小、更快、功耗更低的算術(shù)電路，就是其中的方式之一。
基于這樣的背景，研究人員提出了PrefixRL——用深度強(qiáng)化學(xué)習(xí)優(yōu)化并行前綴電路。
據(jù)研究人員介紹，他們不僅證明了AI可以從頭開始設(shè)計電路，而且比EDA工具設(shè)計得更小、更快。
最新英偉達(dá)Hopper架構(gòu)就擁有13000個AI設(shè)計電路的實例。
來具體看看這項研究。
本文主要研究了一種流行的并行前綴電路，著重討論了電路的兩大特性：電路面積和延遲。
已有的優(yōu)化基本思路，是使用電路發(fā)生器將前綴圖形轉(zhuǎn)換為帶有導(dǎo)線和邏輯門的電路，再用物理綜合工具進(jìn)一步優(yōu)化。
他們將算術(shù)電路設(shè)計看作是一個強(qiáng)化學(xué)習(xí)任務(wù)，訓(xùn)練一個agent來優(yōu)化兩大特性。
對于前綴電路，還設(shè)計了一個環(huán)境。
在這個環(huán)境中agent玩構(gòu)建電路架構(gòu)（前綴圖形）的游戲，可以從中添加or刪除節(jié)點，會因為電路面積最小化和低延遲而獲得獎勵。
研究人員使用Q-Learning算法來訓(xùn)練agent。
首先將前綴圖表示成網(wǎng)格，網(wǎng)格中的每個元素都映射到電路中的節(jié)點。
輸入和輸出均為網(wǎng)格，只不過輸入網(wǎng)格中的每個元素表示節(jié)點是否存在，輸出每個元素則表示用于添加或刪除節(jié)點的Q值。
在實際訓(xùn)練中，PrefixRL是一項計算要求很高的任務(wù)：物理模擬每個GPU需要256個CPU，訓(xùn)練64b用例花費超32000個GPU小時。
為此，研究人員還開發(fā)了個分布式強(qiáng)化學(xué)習(xí)訓(xùn)練平臺Raptor。
結(jié)果顯示，在相同延遲、效能下PrefixRL加法器面積比EDA工具加法器面積減少了25%。
研究團(tuán)隊
本次研究來自英偉達(dá)應(yīng)用深度學(xué)習(xí)研究小組。
他們希望這個方法有希望讓AI應(yīng)用到實際電路設(shè)計問題當(dāng)中去。
近年來，AI設(shè)計芯片這件事兒很多科技公司都已經(jīng)在展開。
最典型如谷歌，去年6月在Nature上發(fā)表了一篇文章：A graph placement methodology for fast chip design。
文中表示，AI能在6個小時內(nèi)生成芯片設(shè)計圖，而且比人類設(shè)計得更好。
還有像三星、新思、cadence等企業(yè)也都有相應(yīng)的解決方案。
前陣子在英偉達(dá)GTC大會上，首席科學(xué)家、計算機(jī)架構(gòu)大師Bill Dally就分享了AI在芯片設(shè)計上的幾種應(yīng)用。
包括預(yù)測電壓降、預(yù)測寄生參數(shù)、布局布線、自動化標(biāo)準(zhǔn)單元遷移。
不過，即便進(jìn)展頻頻，也有不少質(zhì)疑的聲音出現(xiàn)，比如，設(shè)計能力跟人類比還差點。
對于AI設(shè)計芯片這事兒，你怎么看？
參考鏈接：
[1]https://developer.nvidia.com/blog/designing-arithmetic-circuits-with-deep-reinforcement-learning/
[2]https://arxiv.org/pdf/2205.07000.pdf
[3]https://twitter.com/rjrshr/status/1545446397759016962
[4]https://www.hpcwire.com/2022/04/18/nvidia-rd-chief-on-how-ai-is-improving-chip-design/
— 完 —
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